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![[칼럼] 나노 스케일의 더 작은 반도체 소자 제작을 위한 AS-ALD 기술](/app/board/attach/image/thumb_207355_1698632294000.do)
NEW [칼럼] 나노 스케일의 더 작은 반도체 소자 제작을 위한 AS-ALD 기술
- 통합 관리자
- 2023-10-30
- 1035
반도체 소자의 미세화로 트랜지스터 밀도는 크게 증가하게 되었고, 이를 통해 컴퓨터에서부터 스마트폰에 이르기까지 다양한 IT 제품의 성능을 향상시켜왔다. 이렇게 진화되는 미세화 과정에서 반도체 제조 기술은 더욱 정교한 증착과 패터닝 기술을 필요로 하고 있다. 하지만 기존 나노미터 수준의 반도체 소자 제조에서는 정확한 패턴 정렬이 어려워 미세화 공정 진화의 한계로 지적되어 왔다. 이를 대응하기 위해 반도체 업계는 영역 ‘자기 정렬 제작 방식(Self-aligned Fabrication)*’을 활용한 ‘영역 선택적 원자층 증착(Area-Selective Atomic Layer Deposition, 이하 AS-ALD)’라는 박막 증착 기술을 개발했다. 이 글에서는 AS-ALD의 공정 과정, 장점, 주안점 그리고 향후 과제에 대해 살펴보고자 한다.
* 자기 정렬 제작 방식(Self-aligned Fabrication): 다양한 자기 정렬 방식 중 대표적인 사례로, 멀티 패터닝 기술을 들 수 있다. 기존 UV 파장으로는 만들 수 없는 작은 패턴을 만드는 패터닝 방식으로 스페이서(게이트 단자의 사면을 둘러싼 절연막[참고기사])와 하드 마스크(식각 시 마진 부족으로 인해 감광액(Photoresist)만으로는 하부층을 식각하기 어려워, 감광액(증착 전 사용하는 물질)을 사용한다. 이는 SADP(Self-Aligned Double Patterning)로 불리는 멀티 패터닝 형태를 통해 후속 단계에서 스페이서와 하드 마스크가 자체 정렬되어 패턴 수를 두 배로 늘리고, SAQP(Self-Aligned Quadruple Patterning)를 통해 패터닝을 한 번 더 수행하여 패턴 수를 네 배로 늘리는 과정을 거친다.하략